开源10.5GHz相控阵雷达构建指南【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADARAERIS-10 是一个完全开源的 10.5 GHz 脉冲线性调频PLFM相控阵雷达分 3 km 与 20 km 两种探测距离版本。核心处理链在 FPGA 内完成400 MHz 采样、脉冲压缩、多普勒 FFT、MTI 动目标指示与 CFAR 恒虚警检测电子波束支持俯仰/方位 ±45° 捷变。适合有 Verilog 与 Python 基础、想动手做雷达信号链的工程师和硬件爱好者。判断AERIS-10适不适合你结论只走软件/仿真路线门槛低自研硬件的时间与物料成本不低。先看下面三个维度。维度要求说明预算软件路线零硬件成本Gerber、BOM、CPL 齐全生产文件目录可直接下单打板前置技能Python 3.8、Verilog 基础GUI 仅依赖 PyQt6改 FPGA 需要 Vivado仿真可用 iverilog时间成本数小时到数周冒烟测试几小时可跑通上板调试参考 docs 的 board-day 清单理解10.5GHz相控阵雷达的工作原理结论这是一套标准脉冲雷达架构——DAC 发 chirp、混频变频、相移器波束成形、FPGA 内完成检测STM32 负责系统管理Python GUI 负责显示。模块职责关键器件电源管理板多路供电、滤波与上电时序时序由 STM32 控制频率合成板提供相位对齐时钟与射频本振AD9523-1 时钟、ADF4382A ×2主板chirp 生成、上下变频、波束成形、信号处理XC7A50T FPGA、STM32F746、ADAR1000 ×4、LTC5552 ×2、ADTR1107 ×16、AD9484功放板10X 版扩展探测距离QPA2962 GaN 功放 ×1610 W天线阵列辐射与接收8×16 贴片10N/ 32×16 介质填充波导10X 安装GUI依赖并运行首次冒烟测试结论无需硬件即可先验证流程——仓库自带 mock 模式的 FPGA 自检脚本。获取代码git clone https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR安装依赖依赖清单见 9_Firmware/9_3_GUI/cd PLFM_RADAR pip install -r 9_Firmware/9_3_GUI/requirements_v7.txt首次运行不带--live时脚本走 mock 连接向 FPGA 发送 0x30 自检指令并解析 5 个子系统结果python 9_Firmware/9_3_GUI/smoke_test.py接真实硬件时加--live参数通过 FT2232H 读取数据图形界面可运行同目录下的GUI_V7_PyQt.py或GUI_V65_Tk.py。FPGA 侧的 RTL、约束与回归脚本在 9_Firmware/9_2_FPGA/Vivado 构建用scripts/下的 TCL 流程。读取关键参数与验证数据结论规格以 README 技术表为准FPGA 侧指标以 Build 25 工程报告为准两者均可在仓库内复核。指标数值测试/工况载频10.5 GHz10N / 10X 两版本相同最大探测距离3 km / 20 km8×16 贴片阵列 / GaN 功放版输出功率约 1 W×16 / 10 W×16ADTR1107 / QPA2962波束指向电子 ±45° 机械 360°步进电机扫描时序裕量WNS 0.132 ns、WHS 0.058 nsXC7A200T-2FBG484IVivado 2025.2Build 25资源与功耗9,252 LUT6.9%、142 DSP4819.2%、0.753 W布局布线后回归结果FPGA 23/23、MCU 20/20、实测数据联仿 3/3 精确匹配iverilog 主机侧测试⚠️ 避开这些容易踩的坑以下问题在仓库的tests/回归用例中都有对应测试可直接复现验证。TX/RX 频率同时跳变两颗 ADF4382A 共用一条 SPI早期驱动不按器件切换 CS写寄存器会同时命中两个 PLL。解法平台 SPI 层按extra.cs_port逐器件拉 CS对应test_bug10_spi_cs_not_toggled.c。高温不停机PA 温升超限后系统只打日志继续运行。原因是关键错误门限只匹配过流等少数错误码过温落在默认分支。现已纳入紧急停机门限见test_gap3_overtemp_emergency_stop.c。iverilog 编译 ADC 接口报错IBUFDS/BUFIO/IDDR是 Xilinx 原语开源仿真器不识别。仿真用tb/ad9484_interface_400m_stub.v桩文件Vivado 中用真实模块。启动旧版 GUI 无数据GUI_V6 已标记弃用。以GUI_versions.txt为准当前活跃版本是GUI_V65_Tk.py与GUI_V7_PyQt.py。手动上电后无时钟输出电源时序由 STM32 按序使能绕过固件直接通电顺序不对。按3_Power Management/Power Management V6.xlsx的时序操作流程见 docs/bring-up.html。规划硬件与软件扩展方向结论硬件与软件都留有明确的扩展接口许可证对商业使用友好。硬件功放板独立可换天线可在 8×16 贴片与 32×16 波导两种阵列间选择200T 开发板走 FMC 接 FT601 USB350T 量产板走 FT2232H USB2。软件匹配滤波、多普勒、CFAR 均为独立 RTL 模块可替换算法GUI 带 replay 与 demo 模式可离线回放采集数据。社区按 CONTRIBUTING.md 提 PR需求集中在 RF 设计评审、FPGA 流水线优化、GUI/SDK 增强与实机测试四类。许可证硬件文件原理图、PCB、Gerber、机械图为 CERN-OHL-P v2允许商用和修改需保留版权声明并以相同许可证发布固件与软件为 MIT。收尾项目整体处于 Alpha 阶段硬件已完成 FPGA 模块上板准备Build 25 是当前生产基线软件侧回归MCU 与 FPGA在仓库内均可复现。建议按顺序推进阅读 docs/bring-up.html了解上电检查项与中止判据。安装 iverilog 后运行9_Firmware/9_2_FPGA/run_regression.sh确认全量回归通过。问题与讨论走仓库 issue贡献流程见 CONTRIBUTING.md。【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考
