1. 为什么先进封装突然成了芯片行业的第二增长曲线1.1 摩尔定律撞墙性能提升的门从哪开这几年芯片行业有个特别明显的风向变化大家都在谈CoWoS、混合键合、玻璃基板好像一夜之间“封装”这两个字从代工厂的边缘角色变成了C位担当。先进封装成为芯片的第二增长曲线这个说法一点都不夸张因为晶圆制程的前沿推进越来越贵、越来越慢单纯靠把晶体管做小来换性能的路子已经走到一个投入产出比极不划算的阶段。先给不太熟的读者打个底。芯片制造基本分两大段前道是晶圆制造在硅片上把电路一层层做出来后道是封装测试把做好的裸Die切下来装进外壳、引出引脚再经过测试。传统封装干的事儿比较“苦力”主要就是保护芯片、导电散热、把芯片引脚间距放宽到电路板能用的程度。但先进封装不再是“苦力”它变成了一种和制程并列的性能提升手段甚至在某些场景下它对系统性能的贡献比制程升级还要立竿见影。为什么这么说拿AI芯片举例。现在大模型训练和推理最缺的是算力和存储带宽GPU芯片本身算力在涨但数据进出芯片的通道如果不够宽算力再高也白搭芯片只能“饿着”等数据。而数据通道的物理瓶颈恰恰卡在封装环节芯片和存储之间的互联密度、互联距离、功耗效率全靠封装方案来决定。我经常跟朋友打一个比方芯片算力是“厨师”封装就是“传菜通道”以前通道只有一扇窄门厨师再快也浪费现在大家发现把门拓宽、把传菜距离缩短整体效率能翻好几倍这比重新培训一个更快的厨师要划算得多。1.2 先进封装到底在解决什么问题带宽、功耗、成本的三角博弈先进封装本质上是围绕三个核心矛盾来做的第一是带宽第二是功耗第三是成本。这三个变量互相牵制所有封装方案的取舍背后都是在这个三角里找平衡点。带宽这块最容易理解。芯片和外部互联的带宽约等于引脚数量乘以每个引脚的传输速率。传统封装引脚间距以毫米和百微米计引脚数量撑死几百上千个先进封装通过硅中介层和微凸点把引脚间距缩小到几十微米、甚至十微米以下同等面积下互联数量提高了好几个数量级。GPU搭配HBM高带宽存储器存储位宽从传统DDR的几十位直接拉到上千位甚至上万位靠的就是CoWoS这类2.5D封装把GPU和HBM并排放在一块硅中介层上用极短、极密的走线把两边连起来。功耗这块同样关键。数据在芯片之间搬运距离越远、每比特的能耗就越高。传统封装里CPU和内存隔着电路板走线信号要穿越PCB、插槽、基板每一段都会消耗能量并引入延迟。先进封装把不同功能的Die放在同一个封装里Die之间只隔一层硅中介层或者直接上下堆叠互联距离从厘米级缩短到毫米级甚至微米级单位比特能耗跟着大幅下降。对数据中心和AI训练这种动辄几千瓦功率的系统来说这个优势是决定性的。成本这块则是反向的拉力。先进封装本身不便宜硅中介层、玻璃基板、混合键合设备每一项都是真金白银。但它可以让你用成熟制程的Die组合出一个高性能系统不必非要用最贵的先进制程去做整个系统级芯片SoC。比如一颗大芯片用先进制程做里面最核心的计算部分把IO、模拟、高速接口这些不那么吃制程的模块拆出来用成熟制程做再用先进封装整合到一颗封装里。这在不少场景下总成本反而更低良率也更好控制。理解了这三个维度的博弈再看CoWoS、混合键合、玻璃基板这些技术就能看懂每项技术对应的“杠杆”到底在撬动哪个变量。2. CoWoS拆解2.5D封装的王者是怎么炼成的2.1 TSV、硅中介层、微凸点这三个词才是CoWoS的灵魂聊CoWoS之前先把它全称拆开Chip-on-Wafer-on-Substrate翻译过来是“芯片-晶圆-基板”三层结构核心做法是把逻辑芯片和存储芯片先放在一块硅转接板上再把整个组合安到封装基板上。CoWoS这个名字听起来有点抽象但它的核心就是三样东西硅中介层、TSV硅通孔、微凸点。硅中介层是一块没有有源电路的硅片只在上面做金属布线层把不同Die的信号和电源重新分配、连接。为什么要用硅做中介层因为硅的线宽可以做得很细热膨胀系数和芯片本身也一致不会因为温度变化导致连接错位。如果用普通有机基板线宽线距做不到这么细也无法承载成千上万个互联点。TSV全称Through-Silicon Via就是穿透硅中介层的垂直导线。打个比方硅中介层就像一座多层立交桥TSV就是连接地面和每一层桥面的垂直匝道让信号能从下层的基板穿到上层的芯片引脚。TSV的直径和深度直接决定了信号密度和阻抗控制工艺上先刻蚀出孔、再填铜、再减薄抛光每一步都要求极高的均匀性否则一个孔的热膨胀差异就可能让整个中介层翘曲。微凸点就更细了它是芯片和中介层之间的微小焊球相当于连接芯片引脚和硅中介层桥面的“焊接点”。CoWoS早期微凸点间距还在40微米量级后面逐步缩小到35微米甚至更小凸点越小、单位面积能放的连接就越多、信号越密。我见过不少做系统级集成的人一开始容易把CoWoS和传统2.5D封装画等号其实差别很大。传统2.5D封装很多用的是有机基板或扇出型中介层成本和工艺难度都比硅中介层方案低但密度、电气性能、热匹配也都差一截。CoWoS选择硅中介层本质上是用更高的工艺复杂度换取性能上限这也是为什么它最先被用在对带宽最饥渴的AI和HPC芯片上因为对这些客户来说性能优先于成本。2.2 CoWoS-S、CoWoS-L、CoWoS-R三种变体怎么选CoWoS发展到今天并不是单一方案而是分化出了多个分支最常见的三个是CoWoS-S、CoWoS-L、CoWoS-R。选哪个不能拍脑袋得看你的芯片规模和互联需求。CoWoS-S是“经典款”S代表Silicon用的是整块硅中介层。它适合Die数量固定、布局规整、对信号密度要求顶格的场景比如GPU加HBM的组合。硅中介层的优势是精度高、布线细但劣势也明显硅片面积有限目前主流硅中介层尺寸能做到3倍掩膜版甚至更大再往上受限于曝光设备尺寸和晶圆成本边际成本急升。面积一大芯片和中介层之间的热膨胀失配、翘曲风险也全部上升良率和可靠性都变难做。CoWoS-L是“拼接款”L代表Local Silicon Interconnect用局部硅桥做互联把RDL再分布层和硅桥结合。它把整片硅中介层拆成多个小硅片块中间用有机RDL基板连接关键高密度互连区域才有硅桥。这个路线的好处是打破了硅中介层的面积限制可以做更大的封装尺寸同时把成本压下来。缺点是设计更复杂需要仔细规划哪些地方用硅桥、哪些地方用RDL否则容易遇到信号完整性问题。CoWoS-R则主打RDL有机基板路线成本更低、面积更大但互联密度相对弱一些适合对密度要求不高、更在意成本和面积的应用。我给一个相对务实的选型建议如果做AI训练芯片HBM数量和逻辑Die都不多但位宽要求极高闭眼上CoWoS-S如果做超大尺寸的定制计算芯片逻辑Die面积很大、HBM很多考虑CoWoS-L用硅桥在关键位置保证带宽用RDL撑面积如果做的是网络芯片、边缘推理芯片这类对带宽有一定要求但没那么极端的场景CoWoS-R的成本优势会更值得考虑。这个判断要结合后端设计的信号完整性和电源完整性仿真一起看封装选型永远不是一个纯工艺问题。2.3 CoWoS产能瓶颈背后的工程难题这些年CoWoS最大的新闻不是技术突破而是缺货。AI芯片需求爆发之后先进封装产能尤其是CoWoS产能成了整个算力供应链的瓶颈。很多人不理解为什么台积电在晶圆制造端有能力封装端却卡脖子先进封装产线说起来简单但每一道工序的良率爬坡都慢得让人抓狂。先看设备瓶颈。CoWoS的硅中介层需要TSV刻蚀、电镀填铜、晶圆减薄、微凸点制作这些工序用到的高精度设备本来就不多再加上返修键合、临时键合/解键合设备整个链路的产能扩张不是买几条产线就能搞定的设备的交付周期长、材料验证周期更长。良率又是另一个门槛。中介层面积越大TSV铜和硅材料之间热膨胀不匹配导致的应力和翘曲问题就越显著。一块大中介层上嵌着好几颗Die任何一颗Die的对位偏移都会导致整块封装报废这种多Die大尺寸封装的“全有或全无”特性让良率压力成倍放大。还有一个很多人忽略的点是测试。CoWoS做完之后Die已经埋进封装体里如果某个Die失效修复窗口很小。所以必须在封装前做Known Good Die测试封装后又得做系统级测试两头的测试时间和成本都很高。我遇到的工程师里有人开玩笑说先进封装的利润一半被测试吃掉了。这也提醒大家做CoWoS项目要提前把测试方案纳入整体规划别等到样品出来才想到测试策略否则试产周期会拖得很难受。3. 混合键合从微凸点时代走向裸铜时代3.1 为什么微凸点不够用了CoWoS和传统2.5D封装的核心互联介质是微凸点但微凸点技术也有天花板。凸点由焊料和金属间化合物构成间距小到一定程度之后焊料桥连、空洞、电迁移这些问题会变得非常难控制。业界大致判断间距降到10微米以下传统钎焊凸点方案基本走到极限了。这时候混合键合技术上场了。混合键合的英文叫Hybrid Bonding原理很简单粗暴把两个Die表面的铜焊盘和介质层直接抛光到原子级平整然后在一定温度、压力下让铜对铜、介质对介质直接键合不再需要焊料凸点。这个思路听起来容易做起来极其苛刻。混合键合分两大类一种是晶圆对晶圆Wafer-to-WaferW2W适合两片晶圆直接面对面键合常用于存储或图像传感器另一种是晶圆对芯片Die-to-WaferD2W适合把已知好Die逐个放到晶圆上键合灵活性更强。混合键合的联接间距可以做到10微米以下甚至朝着5微米、2微米发展比传统微凸点的极限再低一个数量级互联密度和带宽密度提升非常可观。我拿个数据直观说明微凸点间距40微米的封装每平方毫米大约能布置600个连接点混合键合做到5微米间距每平方毫米能布置4万个连接点。这个数量级的差距不是量变是质变。3.2 混合键合的工艺门槛藏在哪里混合键合看着高级但工程化落地有几个魔鬼细节每一步都是坑。第一是表面平整度。混合键合要求键合表面的粗糙度做到纳米级通常要达到Ra小于1纳米甚至0.5纳米还要保证整个Die或晶圆表面的高度差在极小范围内。这要求铜焊盘和介质层在CMP化学机械抛光之后表面高度差控制到非常精细的程度否则键合时凸起的地方先接触凹陷的地方就留有缝隙空隙处会出现空洞和键合失败。业界对CMP后“铜凹陷”这个参数极其敏感铜焊盘区域和周围介质磨削速率不一致抛光时间一长铜会凹下去时间不够又会凸出来这个窗口非常窄。第二是粒子控制。混合键合对颗粒污染的容忍度极低一粒直径几百纳米的颗粒落在键合界面上就可能让周围一大片区域键合失效。所以整个工艺必须在极高洁净度的环境里做而且键合前的清洗、等离子活化环节相当关键。我做工艺验证的时候光是为了解决颗粒问题就调了小半年的设备参数和环境控制方案那种挫败感在传统封装环节是体会不到的。第三是热预算和翘曲控制。键合过程需要退火让铜原子互相扩散形成金属键温度一般要到250到350摄氏度。温度一高不同材料之间的热膨胀差异就会导致翘曲尤其是大尺寸Die和高密度布线的堆叠结构翘曲控制难度陡增。实际操作中需要把整个键合结构的材料体系、厚度、退火升温曲线放在一起做热力学仿真不能等到试产出了问题再去补课。工艺窗口确定以后还得严格控制键合腔体里的温度均匀性上下压头即使是中心到边缘几度的温差都可能导致键合强度不一致。3.3 混合键合的现实战场存储堆叠、图像传感器与3D逻辑混合键合目前不是概念而是已经落地多年的量产技术。最早大规模量产的是图像传感器在CMOS传感器里用混合键合把逻辑电路和像素区域上下堆叠起来有效面积利用率更高、光电性能更好这也是为什么智能手机摄像头能在有限尺寸内塞进越来越大的传感器和越来越强的处理能力。存储芯片是现在最大的战场。HBM高带宽存储器的层数一直在往上加从HBM2E的8层堆叠到HBM3E的12层堆叠再到后续HBM4规划中的16层堆叠甚至更高。层数越多TSV和焊料凸点的密度和可靠性压力越大。存储大厂和代工厂都在往混合键合方向迁移因为混合键合可以大幅缩小Die之间的间距减小整体厚度同时带宽密度更高。DRAM堆叠追求的是超高密度互联混合键合几乎是为这个场景量身定做的。逻辑芯片这边的代表是3D V-Cache把缓存Die用混合键合直接堆叠在计算Die上方缓存容量成倍提升同时延迟降低。这种3D堆叠逻辑是未来Chiplet演进的重要方向但也是难度最高的因为逻辑Die发热量大堆叠后的散热路径变得更复杂信号和电源完整性都需要重新建模分析。我个人的判断是混合键合在接下来三年会从存储和传感器领域逐步扩散到更多HPC和AI场景但在逻辑堆叠里面散热和电源完整性这两个坎绕不过去需要用Design-Technology Co-Optimization的思路从架构阶段就开始参与而不是等GDSII出来了再让封装组去“救火”。4. 玻璃基板后ABF时代的另一种可能性4.1 玻璃基板到底解决了什么痛点CoWoS方案里硅中介层下面还有一层有机基板行业里用得最多的是ABF载板。ABF基板技术成熟、成本可控但有先天弱点第一有机材料的热膨胀系数和硅芯片差异较大大尺寸封装里翘曲和可靠性问题会越来越明显第二ABF基板的线路精度和通孔密度有物理上限要做到全局高密度布线和细间距互联有机材料越来越吃力第三ABF载板的产能和供应链也紧张过一阵子交期长期不可控。玻璃基板就是冲着这些问题来的。玻璃的热膨胀系数可以通过配方调节做到跟硅很接近还能做到很薄且保持刚性刚性好意味着翘曲更小这在大尺寸封装里是巨大优势。玻璃的表面平整度可以做到很高支持更细的线路图形玻璃还能做高密度的玻璃通孔TGV通孔间距可以比有机基板更密、更小为高密度信号传输提供更好的物理基础。另外玻璃基板的机械稳定性比有机材料好在多层布线时不容易变形信号损耗在高频下表现也更稳定。我打个比方帮助理解ABF基板像一块多层纸板成型容易但受潮受热都会变形孔打多了会软玻璃基板像一块精密加工的玻璃钢板硬、平、尺寸稳但加工起来也更“脆”一个不小心就裂了。4.2 玻璃基板vs有机基板差距具体在哪从材料到制造玻璃基板和ABF基板的差异可以列得很细。最关键的几个维度是热膨胀系数CTE、表面平整度、通孔间距、对高频信号的损耗、机械强度的均匀性。对比下来玻璃基板的核心领先项是尺寸稳定性和互连密度。在超大尺寸封装里材料和芯片之间的CTE不匹配是翘曲和可靠性失效的主因玻璃可以把CTE调到接近硅整片封装在温度循环里的形变大幅减小。这就带来一个连锁好处你可以用玻璃基板承载更大的封装面积、集成更多的Die而不需要靠厚重加强件来压翘曲封装整体可以做得更薄。但玻璃的短板也很致命。首先是脆性玻璃在搬运、钻孔、切割过程中很容易产生微裂纹微裂纹在后续热应力下扩展就会导致整片基板报废。其次是表面粗糙度控制虽然玻璃原生表面平整但钻孔和金属化之后表面状态容易恶化影响线路精度。还有通孔填充和金属化工艺TGV要在玻璃上打出几十微米的通孔然后用种子层、电镀填铜玻璃和铜之间附着力弱需要在孔壁做专门的修饰层这比有机基板的激光钻孔加化学镀要复杂且成本高得多。我做玻璃基板样品试产时最大的感受是所有工艺参数都得围绕“防裂”来做文章。温度变化要更平缓机械夹持要更轻柔清洗液浓度和浸泡时间也不能照搬有机基板的recipe每个环节都要重新验证这需要整个供应链配合测试方法和质量标准也得跟着更新。4.3 玻璃基板的量产卡点从实验室到产线还有多远玻璃基板喊了很多年但真正规模化量产落地还需要时间卡点大致可以分成三块工艺成熟度、设备生态、成本经济性。工艺成熟度方面TGV的高速高质量钻孔是第一个门槛。激光钻孔目前是主流路线但加工速度、锥度控制、孔壁质量在不同玻璃配方上差异很大打出来有微裂纹就需要后续刻蚀清洗来修复良率和效率都被拖住。接着是填铜的均匀性玻璃通孔深宽比大无电镀和电镀填铜能不能做到无空洞直接决定了电性能和长期可靠性。这些工艺问题不是说解决不了而是产线上的每一个Recipe都要经过海量DOE验证需要时间堆。设备生态指的是一整套适用于玻璃基板的曝光、显影、钻孔、电镀、检测设备。现在半导体和封装厂的相关设备大多围绕硅片和有机基板设计面向玻璃的专用设备和流程规范相对薄弱设备厂商需要看到明确的规模需求才愿意加大投入形成“需求-投入-成熟-降本”的正循环还需要时间。成本经济性更现实玻璃本身便宜但加工链路的综合成本目前还是比有机基板高除非场景对翘曲和互联密度有极致要求否则客户很难为“先进”买单。对这类技术我的判断是未来三到五年会看到它在特定高端市场打开局面比如超大尺寸AI加速器、光互连封装和射频模块但要全面替代ABF还有很长的路要走。5. 先进封装背后的工程现实与给从业者的一些建议5.1 设计工具、仿真和测试容易被低估的三座大山先进封装聊技术容易落地难难在设计、仿真、测试三件事上。设计工具这块传统封装设计软件和芯片设计软件本来是两个世界。做Chiplet和2.5D/3D封装之后芯片设计和封装设计必须协同起来Die的pad位置、硅中介层的走线、基板层的布线任何一端改了另一端就要跟着动。实际项目里芯片团队、封装团队、PCB团队经常因为数据格式不互通而耗费大量时间用统一的数据模型和协同工作流程是基本功。仿真环节更是细节决定成败。信号完整性要关注高速信号的反射、串扰和损耗电源完整性要看整个封装网络的IR Drop和电源阻抗热仿真要看多热源叠在封装里如何扩散。这些仿真不是“跑一遍看看”就行的需要在设计早期做迭代把封装方案对系统性能的影响量化出来而不是等芯片流片回来才发现封装成了瓶颈。测试则是先进封装里最容易被低估的坑。混合键合、CoWoS这类高密度互联结构本身很难用常规手段逐点测量很多缺陷只能在系统测试时才暴露而到那时定位问题的成本就高了。我的经验是一个先进封装项目至少要准备三种测试策略封装前的裸Die测试键合后的中间测试封装完成后的系统级测试并且要在设计阶段就想好测试Pad怎么分布、可测性设计怎么做。这些要是等项目开始了才补时间和成本都会失控。5.2 系统级封装和CPO先进封装的下一站CoWoS、混合键合、玻璃基板不是终点它们只是先进封装这个大赛道里的几个分支。从产业趋势看系统级封装SiP和共封装光学CPO会是接下来的重点方向。系统级封装这个概念覆盖面很广核心是把不同工艺节点、不同功能类型的Die封装进一个系统里。射频前端、电源管理、传感器、存储器、处理器各自用最合适的工艺制造然后通过封装技术集成到一颗芯片里。这些年大家聊Chiplet本质上是把系统级封装的思路推向了更高性能的领域。系统级封装对面积和体积敏感的应用特别有吸引力因为很多场景根本没有空间去放多颗独立封装芯片系统级封装把一个模组做成一个封装体在小尺寸和低功耗设备里很受欢迎。CPO共封装光学是把光引擎和交换芯片放在同一个封装里用光互连替代部分电互连。数据中心里随着通信速率从400G往800G、1.6T走传统可插拔光模块的电互联功耗和信号损耗越来越大把光模块往交换芯片边上挪甚至直接把光引擎封装进同一个基板能显著降低功耗、提升带宽密度。CPO本质上就是先进封装技术在光互连场景的应用需要混合键合、高精度光子器件封装、玻璃或硅基光波导等大量封装功底。这个方向现阶段还在爆发前夜但产业投入力度很大值得关注。5.3 写在最后的一些实在话先进封装前几年给人感觉是“代工厂的苦力活”现在直接变成了芯片性能增长的关键引擎这背后的逻辑是物理规律决定的制程微缩带来的红利变薄而系统集成、异构集成带来的增益还远没挖掘完。我自己踩过不少坑之后最深的一点体会是做先进封装不等于把一堆好Die堆在一起就完事它更考验的是把异构组件当做一个整体系统来做优化。材料、工艺、设计、测试、良率、热力、电磁这些学科在先进封装项目里不再是各管各的部门墙而是要早早就坐在一起协同决策。如果你是做芯片设计或系统集成的朋友我建议你花点时间把封装这层栈吃透别只把它当成“外人”的活儿吃透之后你会发现很多性能问题其实可以在封装层面找到便宜而有效的解法。另外一个大实话是不要只盯着最前沿的技术名词。CoWoS、混合键合、玻璃基板听起来一个比一个高大上但落到具体产品上永远是性价比和可靠性说了算。除非你的应用真的被带宽或翘曲卡死了否则不要为了先进而先进。先算清楚功耗、面积、带宽、良率、成本这笔账在传统成熟方案确实不够用的时候再上先进封装这才是从业者该有的务实态度。技术演进永远是一浪接一浪但真正能做好的团队往往是那些既看得懂趋势、又算得清账的人。
