1. Bandgap设计的“隐形重心”为什么启动电路和偏置决定成败1.1 两个稳定点简并偏置是怎么让Bandgap“睡死”的先说一个我见过太多遍的场景在Cadence里搭好Bandgap主环路VREF仿真曲线完美温漂系数跑出几个ppm高高兴兴送去流片结果回来后芯片上电万用表一搭输出不是1.2V而是0V——芯片“睡死”了。多数人第一反应是运放接错了或者电阻分压算错了查半天发现核心电路一点毛病没有问题出在你根本没放在心上的启动电路上。这里面的物理根源叫简并偏置点Degenerate Bias Point。Bandgap核心电路通常存在至少两个直流工作点一个是正常工作点所有管子饱和VREF≈1.2V电流密度比例正确另一个是零电流状态所有管子截止所有节点电压为0电路同样满足基尔霍夫定律。上电瞬间如果没有任何外部扰动打破这个零电流状态电路就会永远停在那里。这就像跷跷板水平静止时两边力矩刚好平衡没人推一把就永远不动。很多人做Bandgap仿真只做DC扫描或从预设工作点开始跑瞬态Cadence的DC分析会自动寻找一个数值解经常直接收敛到正常工作点让你误以为电路没问题。但真实芯片上电时电源是从0V爬升的初始状态就是零电流必须靠启动电路从外部注入一个扰动把电路“踢”到正常工作点上去。所以启动电路不是可选项是所有自偏置Bandgap的刚需。1.2 偏置电路是整颗芯片的“血管系统”Bandgap设计的另一条主线是偏置电路。带隙核心本身需要稳定的电流源和电流镜来建立PTAT正温系数电流再把这个电流灌入三极管或二极管连接的MOS管上产生VBE和ΔVBE叠加出零温系数电压。偏置电路一旦设计不当带来的问题比核心环路更隐蔽。我见过不少团队Bandgap核心的运放和电阻比例调得极其讲究但偏置电流源就是一个简单的电阻限流结果一是电流随电源电压变化剧烈电源抑制比PSRR一塌糊涂二是温度系数根本没有被校正VREF在高温段明显下掉三是电流镜的复制误差直接进入核心环路导致不同芯片之间的VREF离散度远超预期。偏置电路不只是“给运放提供工作点”那么简单的配角。在Bandgap里偏置电流决定了核心三极管的工作电流密度而ΔVBE的精度直接依赖于电流镜的复制比例精度。也就是说偏置电路的误差会被折算成VREF的误差而且这个误差通常难以通过修调完全消除。这决定了偏置电路的结构选择和版图布局必须和核心环路同等对待。1.3 仿真通过不等于流片能用验证维度的认知升级再强调一个关键认知Bandgap设计里仿真工具是Cadence Virtuoso但工具的默认设置不会替你操心“流片后真实场景”。很多初学者习惯只跑一个25℃、典型工艺角的DC扫描看到VREF1.2V就欢呼“设计完成”了。真正的设计验证至少要覆盖五个维度温度一般-40℃到125℃、工艺角tt/ff/ss/sf/fs、电源电压3.3V±10%或更宽、负载条件包括片内缓冲器输入电容、以及上电斜率从1μs到几十ms的电源爬升时间都要试。后面我会详细展开这几个维度下启动电路和偏置电路最容易暴露的问题。现在先记住一个结论Bandgap流片失败十有七八不是核心环路设计错了而是启动电路在某个极端条件组合下失效了或者偏置电路在某个工作点上发生了误判。接下来的篇幅我把Cadence里最常踩的坑一条条掰开讲。2. 启动电路拓扑选型与最容易踩的失效模式2.1 从“检测-注入-关断”三个动作看启动电路方案设计启动电路本质上要完成三件事检测电路是否处于错误工作点、注入一个电流或电压扰动打破简并、启动完成后自动退出或至少不影响主电路。Cadence仿真里最简单的启动方案是给Bandgap核心的某个节点加一个初始条件initial condition比如在运放输出端设置初始电压为某个值然后用tran仿真跳过启动过程。但这是仿真技巧不是设计手段流片时没人替你设初始条件。实际可用的启动电路主流方案有三种我按检测机制分类方案一电阻分压电压检测型。从电源到地用两个电阻分压抽头接在一个MOS管的栅极检测电源电压是否超过某个阈值超过则开启一个注入管往核心电路灌电流。这种方案简单可靠缺点是电阻会持续耗电而且在低功耗设计中那一路静态电流往往不可接受另外需要额外比较器或施密特触发器防止误动作。方案二电容耦合触发型。用一个小电容接到电源和启动管栅极之间上电瞬间电源跳变通过电容耦合一个脉冲到栅极短暂开启注入管电源稳定后电容不再传递电流启动管自动关断。这种方案功耗为零非常优雅但致命弱点是上电斜率。如果电源上升极慢比如几毫秒甚至更慢电容耦合的脉冲幅度会远低于阈值启动管根本打不开。我在一个0.18μm项目上就踩过这个坑片内电源管理模块把上电时间拉到几十毫秒电容耦合完全失效。方案三电流比较型/自检测型。用一个与主支路并联的小电流支路检测Bandgap核心是否存在电流如果电流为零就强制建立一个开启电压核心电流建立后通过负反馈把启动支路关断。这是最常用也最稳妥的方案但设计复杂度高需要在Cadence里反复仿真不同上电场景。选择哪种方案取决于你的系统约束上电时间常数是多大允许多少静态功耗启动完成速度要求多快以及和ESD结构的兼容性。我做三点以上工艺节点项目时默认优先考虑方案三宁可多花半天仿真时间也不赌电容耦合在慢速上电时能工作。2.2 最容易踩的坑启动电路的漏电通道和反灌启动电路常见的失效模式最隐蔽的是“启动完成后没有完全关断”。检测到主电路已经正常工作后理想情况是启动管彻底截止和主电路完全隔离。但CMOS工艺里截止的MOS管仍有亚阈值漏电这个漏电在高温下会显著增大。如果漏电恰好注入到Bandgap核心的高阻节点比如运放栅极就会改变工作点导致VREF出现一个额外的温度相关偏移。更麻烦的是“反灌”问题。启动管在关闭瞬间其漏端电压可能高于源端取决于你的启动拓扑形成正偏二极管把主电路节点的电荷抽走或者反过来把启动电路自己的电流灌入核心节点。我在Cadence里排查过一个现象瞬态上电后VREF能建立到1.0V但随后出现一个毫秒级的小台阶又掉回0.8V再重新爬升。后来定位发现就是启动管漏端的寄生二极管在关断瞬间放电干扰了核心节点。处理这个问题的标准做法是在启动管和核心节点之间加一个隔离开关或者用传输门结构让启动管在完成使命后彻底从电路拓扑中物理断开而不是仅靠管子截止来隔离。仿真时要注意DC工作点分析和瞬态分析的结论可能不同必须看瞬态波形确认启动完成后节点电压没有异常跳变。2.3 上电斜率、温度、工艺角对启动的联合影响启动电路最容易让人抓狂的是它的可靠性必须覆盖一个巨大范围上电时间可能从1μs到50ms温度可能从-40℃到125℃工艺角从ff到ss都要能启动成功。单个条件单独测试都通过组合起来就可能爆发问题。我在项目里遇到过这样一个具体情况启动电路在上电时间10μs、tt角、25℃下正常工作但换成ss角、-40℃、上电时间100μs时启动时间从预期的50μs变成了2ms差点触发系统上电时序超时。排查发现ss角下MOS管阈值电压偏高导致同一份检测阈值判断电路认为“电源还没准备好”注入电流持续偏小启动速度慢了两个数量级。解决方法通常是给启动电路的检测部分留足电压裕度而不是让检测阈值精确等于某个设计值。具体到Cadence里就是要做蒙特卡洛工艺角温度的三维Joint Simulation把上电时间作为一个扫描参数一次性跑十几条曲线看启动时间和启动成功率的分布。很多工程师不做这一步就是因为默认的DC分析不会暴露启动问题而完整瞬态仿真又费时间一偷懒就埋雷。2.4 启动电路的Cadence验证清单我在Cadence Virtuoso里跑启动验证时固定会用以下几个步骤使用真实的电源模型电源用vdc或vpulse设置注意trise参数要分几档扫描——1μs、10μs、100μs、1ms、10ms。不要只看一种上电斜率。从零状态起跑瞬态仿真在ADE XL里把initial condition删除让仿真器从所有节点为0的初始状态开始。如果仿真器报no DC operating point或者DC convergence failed不要慌先改用tran并把收尾时间设到上电完成后至少200μs。输出关键节点监控波形至少监控核心电流、VREF、启动管栅压。我习惯把这些曲线叠加在同一个坐标系下观察时序关系确认启动管是在VREF稳定后才关断且关断过程没有振荡。坏警察测试故意把某个管子的W/L改掉或者把电阻值偏移15%看启动电路是否还能工作。这个测试能帮你判断设计裕量够不够。提示如果仿真中瞬态不收敛第一步不是调仿真器精度而是检查你的启动电路是不是造成了正反馈振荡。把时间步长调大用gear2only积分方法往往更容易看出问题。后面的第4部分我会专门讲不收敛的排查。3. 偏置电路电流镜复制误差与自偏置结构的实用细节3.1 自偏置结构不需要理想电流源的偏置逻辑Bandgap偏置电路最经典的结构是自偏置电流源用一对电流镜和一个电阻/三极管组合让电路自己建立电流不需要外部纯净电流源。它的原理简单说就是一边的电流镜管和另一边的电阻或二极管接法器件形成闭环稳态时电路自己稳定在一个电流值上。这里必须强调一个性能权衡自偏置结构好处是不依赖外部基准坏处是自身存在多个可能的工作点和Bandgap核心一样有简并问题。所以启动电路不仅要唤醒核心环路还要唤醒偏置电路两者必须在同一时间窗口内建立起来。很多设计把偏置电流源和Bandgap核心当成两个独立模块分别设计结果联调时发现启动电路只拉起了一个另一个还在睡。我的习惯是让启动电路的注入点同时覆盖偏置电路和核心环路而不是只往Bandgap运放的尾电流源注入。具体操作时在Cadence原理图里用一个电流源比如isource作为临时启动源做验证通过DC扫描找到需要多大注入电流能把电路拉到工作点再按这个指标设计实际的启动管尺寸。这个“先扫描后设计”的流程比拍脑袋定启动管宽长比靠谱得多。3.2 double diode偏置电路的实用细节热搜词里提到了double diode偏置电路这是偏置设计里的一个常见选择值得专门展开说。所谓double diode偏置通常指用两个二极管连接的MOS管串联或者二极管连接的BJT串联来产生一个接近两倍VGS/VBE的偏置电压。这种结构在Bandgap里的一个典型用途是给运放提供输入共模电压范围或者给级联管提供偏压让电流镜的输出阻抗更高。在Cadence里面设计double diode偏置时有四个细节容易被忽视第一二极管连接管的宽长比决定偏置电压也决定其温度系数。VMOS管的VGS通常是负温系数约-1~-2mV/℃两个串联后温度系数翻倍。如果你的Bandgap核心要求某个固定的偏置电压需要在温度扫描后确认VREF不随这个偏置电压的温漂而漂移。我建议在仿真时把double diode的温度系数单独提取出来计算它对VREF的贡献量看是否在可接受范围内。第二注意双二极管管子的电流密度比。如果两个二极管连接管尺寸相同它们各自支路的电流也必须相同否则VGS分配不均偏置点偏离预期。在Cadence里最好给两个管子的源极加虚拟电流表torrent或直接用probe确认电流平衡不要只看总电流。第三二极管连接管在版图上容易引入失配。两个串联的管子如果摆放方向不一致或者距离过远工艺梯度会导致两个VGS不一致偏置电压产生额外偏差。这个放在第5部分版图章节详细说。第四留意反向击穿问题。在更高压工艺里double diode串联的中间节点电压可能是电源电压的一半左右两个管子的耐压总和必须超过最高工作电压并且需要考虑过冲情况。这是做可靠性仿真时容易漏掉的点。3.3 电流镜复制误差的三个主要来源Bandgap的ΔVBE本质上是利用两个不同电流密度下的VBE之差而这个电流密度是由偏置电流镜复制的比例决定的。电流镜复制误差直接影响VREF精度误差来源有三个沟道调制效应是最经典的误差源。理想电流镜假设VDS相同但实际电路中复制管和参考管的漏端电压往往不同导致输出电流随VDS变化。解决方案是加cascode管提高输出阻抗但cascode的代价是更低的电压裕度。在低电源电压设计中这个权衡尤其痛苦。我做过一个1.2V电源的设计cascode结构的电压裕度完全不够最后只能做“高摆幅cascode”或者用自偏置cascode。Cadence里可以通过扫描主电流镜管的VDS看复制电流偏差随VDS的变化曲线定量评估沟道调制的影响。尺寸失配是另一个误差源。W/L比例的偏差直接导致复制电流比例偏差。模拟设计规则里电流镜管子的长度L不能取最小值因为短沟道器件的失配更大。一般保守做法是L取0.5μm以上或者用多指并联比如四个指宽1μm并联而不是一个指4μm在版图上做common centroid布局。温度失配最隐蔽。不同管子由于版图布局原因实际结温可能不同尤其靠近发热模块的管子导致VGS失配复制电流出现温度相关偏差。这个在仿真阶段可以通过局部温度参数在Cadence里给管子设置dtemp模拟但多数人不会主动做。我的经验是偏置电流镜管一定要避开功率管和ESD器件等发热源版图上保持足够的间距。3.4 偏置电路与Bandgap核心的接口设计启动后的偏置建立过程偏置电路不能只看稳态还要看“建立过程”。从启动完成到偏置电流完全稳定要经历一个可能包含过冲和欠冲的暂态过程。如果偏置电流在建立过程中出现大的过冲可能通过电流镜比例放大让Bandgap核心的瞬态电流超过设计值导致VREF过冲甚至超过ESD保护管的触发电压形成闩锁。我在Cadence里排查这类问题时的做法是在偏置电路输出端加一个理想电流表跑完瞬态后专门看从0到稳定的那段曲线测量峰值电流和稳态电流的比值。如果这个比值超过1.2就要检查偏置建立过程中是不是有管子进入了线性区或者截止区造成电流路径瞬间短路。偏置建立完成的时间也很重要。Bandgap在上电后需要很快提供稳定基准电压给后级的LDO或ADC供电。如果偏置建立时间太长系统重新上电时可能出现后级逻辑误动作。实际项目中我会给偏置建立时间设定一个明确的规格比如10μs然后在仿真报告里附上”VREF settle to within 1mV of final value”的具体时间点而不是只给一张波形图。这样下游模块的验证工作也更好做。4. Cadence仿真阶段的高频报错与大坑排查4.1 “瞬态仿真不收敛”的完整排查链路在Cadence里做Bandgap瞬态仿真最常遇到的就是“transient convergence failed”或者“DC analysis did not converge”。这个问题看起来千奇百怪实际上多数是下面几个原因排着队等你踩。我整理了一条完整排查链路按顺序做基本能解决八成问题。第一步检查是否真的从零状态起跑。如果你用了“IC 0”或“initialize all nodes”选项仿真器会从全零开始。Bandgap全零状态对应的就是简并点仿真器在这个点上本来就会很挣扎。你可以用“skip DC”选项让瞬态分析不用DC工作点作为起点直接按初始条件起跑往往能跳过不收敛死结。第二步检查电路是不是存在正反馈且没有限流环节。启动电路的反馈路径如果设计不当注入电流过大可能让电路在几个时间步内跳变到远偏离预期的状态仿真器被迫缩短步长步长小到一定程度就报不收敛。解决办法临时把启动管宽长比改小一半看看不收敛是否消失——如果是说明启动管尺寸过大需要替换为更温和的启动机制。第三步调仿真精度参数。Spectre仿真器里可以调整reltol默认1e-3尝试放宽到1e-2同时增大iabstol和vabstol。Bandgap这种依赖小电流差值的电路电流容限太紧会导致仿真器死活找不到平衡。我一般会把iabstol从默认值放宽10倍收敛速度立竿见影代价是高精度要求下数据可能略偏——但至少先把仿真跑通再恢复精度精跑。第四步换积分方法。在spectre里把methodgear2only或methodtraponly分别试试。Bandgap这类强直流通路、弱暂态变化的电路gear2only往往更稳。这个方法切换对结果精度影响不大但能显著改善不收敛问题。第五步检查电源模型是不是过于理想。理想的阶跃电源比如“pulse”的trise0对仿真器是噩梦。把trise设置为10ns到1μs会让仿真容易很多也更贴近真实上电浪涌。第六步把仿真时间切段跑。如果你要跑一个10ms的上电仿真不要一次跑完先跑前1ms保存快照checkpoint再在快照基础上继续。Cadence的tran tran分析支持ic配合分段跑能有效绕过某些特定时刻的收敛崩坏。这个技巧在调试启动电路时非常实用因为你可以精确定位到振荡或跳变的那个时间点。4.2 “器件未定义”和模型库加载问题不是玄学很多Cadence初学者遇到的报错比如ERROR (OSSHNL-556): Instance I12 is not defined in the netlist或者ERROR (ADE-3036): Unable to find any suitable library其实往往不是电路本身的问题而是模型库和工艺库加载不全。Bandgap设计里最常见的情况是你从别的库调用了某个三极管模型比如npn、pnp但当前工艺库的模型文件里没include这一项或者include的模型名和原理图里的名字不匹配。我建议用Cadence时养成一个习惯原理图建好后先在ADE窗口里检查一下”netlist and run”如果报器件未定义去仿真模型库里确认这一层有没有定义。检查模型库的方法在CIW窗口执行load(模型文件名.scs)然后运行print modelname看看模型是否可识别。如果模型没加载成功就去工具菜单里查Setup-Simulation Files把包含模型定义的文件路径加进去。这个过程在15版本以前叫cds.lib和model_libs新版叫Simulation Files但逻辑一样。经常被忽略的一点是Bandgap里用到不同发射极面积的三极管模型库里定义的只是单位管实际面积比要通过“m”参数或“area”参数设置。有些库管这个叫area有些叫m还有的用emitter。如果设置错了仿真不会报错但VREF曲线会奇怪地偏移。我在调试一个低电压Bandgap时整整两天没找到VREF偏高20mV的原因最后发现是PNP管m参数设置导致的电流密度比完全不对。4.3 扫描条件怎么设置才有参考价值Cadence里跑Bandgap验证扫描条件设置是个技术活。很多人用一个简单的“dc sweep”看VREF但DC分析不会经过启动过程也不会体现偏置建立时间所以结果再漂亮参考价值也有限。我实际项目里按下面这套配置跑验证第一个必做的是温度扫描。在ADE XL里把温度设成变量从-40℃扫到125℃步长5℃或直接跑34个点。VREF的温漂曲线出来以后记录峰峰值和“温度系数温漂系数”公式TC (Vmax-Vmin)/(Vmean×(Tmax-Tmin))×1e6单位ppm/℃。做高精度基准时目标一般是低于20ppm/℃。第二个必做的是电源电压扫描。把电源从2.7V扫到3.6V以3.3V标称为例观察VREF变化量。这个指标叫线性调整率line regulation通常要求小于1mV/V。如果你的偏置电路是电流镜结构这个值一般不会太差如果是电阻限流结构往往会超标。第三个是负载扫描。把输出端挂的负载电阻或电流源从100kΩ扫到1MΩ看VREF变化量。片内负载通常是mosfet栅极电流极小但如果后面接了一个电阻分压的反馈网络负载电流就不可忽略了输出阻抗设计要跟上。第四个才是瞬态上电扫描。用前面说的多档trise跑tran确认启动成功。这组仿真最费时间但信息量最大必须做。4.4 原理图到版图之前的连接性检查在Cadence里从原理图到版图中间最容易出问题的是“连接性”检查。热搜词里“cadence怎么从原理图中导出库”“cadence原理图导出原理图库”就反映了这个痛点。Bandgap电路最害怕的是电源和地的连接错乱。如果你原理图里电源网络叫VDD但某个偏置模块的电源端实际连的是VCCCadence不会在原理图阶段报错到LVS阶段才暴露。我的建议是在原理图建完后就统一命名电源地网络用global net或bind check检查。Cadence有LVS的预检查叫“Electrical Rule Check”比LVS早一步发现短路和悬空节点。另外从原理图出版图模块时注意“pin”的设置。Bandgap模块如果需要在顶层和其他模块互连pin的层次和名称必须和顶层一致。我见过有人在子模块里把电源pin设成VSSA顶层却用的是VSS结果LVS跑不过又回头改pin名字。这类问题在流片前才暴露会非常被动。5. 版图阶段启动电路和偏置器件的布局避坑经验5.1 启动管的位置远近与ESD的博弈版图阶段启动电路看起来只是几个小管子但其布局直接影响可靠性和性能。最常见的矛盾是启动管应该靠近Bandgap核心节点还是靠近Pad/ESD结构从电学性能看启动管需要把电流注入到核心节点路径越短、寄生越小越好但从ESD设计看靠近Pad的管子能更有效地泄放静电电流。这个矛盾没有统一答案取决于你的ESD策略。我的经验是启动管放在核心模块内部但和核心信号线之间预留足够的金属宽度保证ESD电流不会回流进来。如果你芯片有独立的ESD电源钳位网络启动管的ESD风险可以大大降低。另外启动管的漏极如果直接接到核心的高阻节点比如运放栅极版图上一定要加保护环隔离防止闩锁。启动管的源/漏扩散区本身就有形成PNPN结构的风险尤其在大注入情况下闩锁电流可能把核心逻辑烧掉。保护环的间距一般按工艺规则最大值走不要省。5.2 电流镜的对称布局和dummy器件偏置电路的核心是电流镜。版图上电流镜的对称性直接决定芯片之间VREF的离散度。我在第3节讲电流镜失配时提过common centroid布局这里说具体操作。如果你要做的是一个1:4的电流镜正确做法不是放一个宽度为W的管子和一个宽度为4W的管子而是把4W的管拆成4个W的指然后按ABBA的交叉排列。两边的dummy也要放通常是在阵列两端各放一个不参与电路连接的管子栅接电源或地保证刻蚀和注入梯度在各管间一致。Cadence的Create-Mulitipart Path或者Layout XL里可以用“common centroid placeholder”自动做这类布局但建议新手先手动画一次理解原理。偏置管和Bandgap核心三极管如果相距太远还会引入应力失配封装后PCB板的应力会通过衬底传递。我对高精度场合的建议是偏置电流镜和核心三极管放在同一应力等值线上或者至少保持对称排列。5.3 电源/地网络和去耦偏置电路的高频噪声免疫Bandgap的偏置电路虽然工作在低频但它对电源噪声的敏感度可不低。Cadence里仿真时电源是理想的但真实芯片上电源有纹波、有毛刺。偏置电路的电流源如果有足够高的电源抑制能力这些噪声就不会进入VREF。版图层面的应对一是偏置电流源和Bandgap核心的电源走线要尽量短粗降低连线电感二是在偏置电路的电源端到地之间加足够大的去耦电容——通常用MOS管栅电容或者MIM电容实现面积允许的情况下去耦电容尽量放在偏置电路旁边而不是放在模块边界。还有一个容易忽略的偏置电路的地不能用和数字模块共用的同一段地走线。数字电路开关时在地线上产生的地弹噪声会注入偏置电路改变偏置电流。项目里我会把Bandgap和偏置电路放在一个独立的模拟地域用单独的Guard ring和衬底接触保证电流不串扰。5.4 闩锁效应与高温漏电验证遗漏的最坏情况闩锁效应是CMOS工艺里的老问题在Bandgap启动电路和偏置电路中同样需要警惕。启动电路中的寄生PNPN结构可能会在ESD事件或者上电瞬间被大电流触发形成电源到地的低阻通路整颗芯片被烧掉。版图上的防护手段包括保证保护环连续且接触孔打满偏置管和启动管的源漏区不要构成跨越深n阱的PNPN结构根据工艺具体情况可能需要加“guard ring”或“tie-off”大电流路径上的管子数目不要吝啬指的数量避免单个指过流发热。高温漏电在Bandgap里也特别明显。125℃下亚阈值漏电和二极管反向漏电可能比常温大几个数量级。如果你的偏置电流设计在微安级而高温下漏电通路能达到亚微安甚至微安级整个Bandgap的温度曲线就会在高温段出现明显的掉电压。这个在原理图仿真阶段用理想漏电参数覆盖不了需要靠版图后的提取仿真——在Calibre PEX做RC提取时寄生二极管的漏电会包含进去。我强烈建议在做完版图后跑一个后仿温度扫描高温段单独盯紧VREF。最后再分享两个实战心得一个是关于仿真时间的节省。Bandgap启动电路和偏置的完整验证需要跑很多组瞬态仿真一组仿真从几分钟到几十分钟不等。我的做法是先在理想模型比如用最简单的Level 1模型或者VCCS替代器件下把电路架构验证清楚再换精确PDK跑重点case。这样迭代速度快很多思路调试也轻量。另一个是启动时间的规格设定。不要只追求“能启动就行”要量化启动时间指标——温度角工艺角电压角最差组合下VREF必须在多长时间内进入1%精度范围。这个数字如果不提前写在设计规格里等系统集成时就可能出现模块衔接不上。我在Cadence里会写一个简单的脚本自动扫描完所有corner后输出这张“启动时间表”归档到设计报告里。有了这个表你和系统集成组的沟通会顺畅很多。Bandgap设计从来不是只有核心环路那一亩三分地。启动电路和偏置电路才是决定产品能否在各个角落都正常开机、提供精确基准的“隐形地基”。避开上面这些坑你流片回来的芯片大概率能一次点亮。
